中國北京，2012 年 3 月 6日– MathWorks 近日宣布推出 HDL Coder，該產品 支持MATLAB 自動生成 HDL 代碼，允許工程師利用廣泛應用的 MATLAB 語言實現 FPGA 和 ASIC 設計。MathWorks 還宣布推出了 HDL Verifier，該產品包含用于測試 FPGA 和 ASIC 設計的 FPGA 硬件在環功能。有了這兩個產品，MathWorks 現在可提供利用 MATLAB 和 Simulink 進行 HDL 代碼生成和驗證的能力。

MathWorks 嵌入式應用程序和認證部經理 Tom Erkkinen 說：“世界各地的工程師都在使用 MATLAB 和 Simulink 來設計系統和算法。現在，有了 HDL Coder 和 HDL Verifier，他們在開發 FPGA 和 ASIC 設計時再也不用手動編寫 HDL 代碼，也不再需要手寫HDL測試平臺了。”

HDL Coder 利用 MATLAB 功能和 Simulink 模型生成可移植和可綜合的 VHDL 和 Verilog 代碼，可用于 FPGA 編程或 ASIC 原型開發和設計。因此，工程師隊伍現在可以立即識別出針對硬件實現的最佳算法。Simulink 模型和所生成 HDL 代碼之間的可追溯性同時也支持開發遵循 DO-254 和其他標準的高完整性應用程序。

Xilinx 全球營銷和業務發展部高級副總裁 Vin Ratford說：“HDL Coder 提供與 Xilinx ISE 設計套件的集成通道，創建了一種按鈕式工作流程，這樣，使用 MathWorks 產品的算法開發人員開發面向 Xilinx FPGA 的應用就更加容易了。這種集成化使得我們的共同客戶能夠訪問大量經過Xilinx優化的IP組合，進一步提高了他們的生產率。”

HDL Verifier 目前支持 Altera 和 Xilinx FPGA 開發板的 FPGA 硬件在環驗證。HDL Verifier 提供協同仿真界面，能將 MATLAB 和 Simulink 與 Cadence Incisive、Mentor Graphics ModelSim 以及 Questa HDL 等仿真程序聯結。有了這些功能，工程師可以迅速驗證 HDL 實現是否符合 MATLAB 算法和 Simulink 系統規格。

Altera 公司產品及企業營銷副總裁 Vince Hu 指出：“隨著越來越多的行業采用 FPGA，
設計師需要一種方法來彌合系統模型和 FPGA 設計之間的驗證差距。HDL Verifier 將系統模型與 FPGA 結合一起，使得工程師能夠使用 Altera FPGA 和 Simulink 進行 FPGA 硬件在環驗證。這個工作流程縮短了驗證周期，同時也幫助工程師在芯片實現方面樹立了更強的信心。”

　　 
HDL Coder：HDL Workflow Advisor 提供自定義和優化 HDL 代碼的選項，并能直接從 MATLAB 中自動進行 FPGA 編程。