臺積電周三表示，一種名為“A16”的新型芯片制造技術將于 2026 年下半年投入生產，與長期競爭對手英特爾展開對決——誰能制造出世界上最快的芯片。

臺積電是全球最大的先進計算芯片合同制造商，也是 Nvidia 和蘋果的主要供應商，臺積電在加利福尼亞州圣克拉拉舉行的一次會議上宣布了這一消息，臺積電高管表示，人工智能芯片制造商可能是該技術的首批采用者，而不是智能手機制造商。

分析師告訴路透社，周三宣布的技術可能會讓人對英特爾在 2 月份聲稱的將超越臺積電，采用英特爾稱之為“14A”的新技術制造世界上最快的計算芯片的說法提出質疑。

臺積電業務發展高級副總裁Kevin Zhang告訴記者，由于人工智能芯片公司的需求，該公司開發新的 A16 芯片制造工藝的速度比預期更快，但沒有透露具體客戶的名稱。

張說，人工智能芯片公司“真的希望優化他們的設計，以獲得我們擁有的每一盎司性能”。

張說，臺積電認為不需要使用ASML的High NA EUV光刻機用于構建 A16 芯片的新型“高 NA EUV”光刻工具機。英特爾上周透露，它計劃成為第一個使用這些機器（每臺售價 3.73 億美元）來開發其 14A 芯片的公司。

臺積電還透露了一項從芯片背面為計算機芯片供電的新技術，有助于加快AI芯片的速度，并將于2026年推出。英特爾已經宣布了一項類似的技術，旨在成為其主要競爭優勢之一。

臺積電表示，隨著臺積電行業領先的 N3E 技術現已投入生產，N2 也有望在 2025 年下半年投入生產，臺積電推出了 A16，這是其路線圖上的下一個技術。A16 將把臺積電的 Super Power Rail 架構與其納米片晶體管結合起來，計劃于 2026 年生產。它通過將前端布線資源專用于信號來提高邏輯密度和性能，使 A16 成為具有復雜信號路線和密集電力傳輸網絡的 HPC 產品的理想選擇。與臺積電的N2P工藝相比，A16將在相同Vdd（正電源電壓）下提供8-10%的速度提升，相同速度下功耗降低15-20%，并為數據中心產品提供高達1.10倍的芯片密度提升。

分析師表示，這些公告讓人對英特爾聲稱將重新奪回世界芯片制造桂冠的說法產生了質疑。

分析公司 TechInsights 副主席丹·哈奇森 (Dan Hutcheson) 在談到英特爾時表示：“這是有爭議的，但從某些指標來看，我認為他們并不領先。”但 TIRIAS Research 負責人 Kevin Krewell 警告稱，英特爾和臺積電的技術距離交付技術還需要數年時間，需要證明真正的芯片與其主題演講相匹配。

據報道，臺積電的新技術在北美的技術會議上宣布的，據介紹，這是公司在北美舉辦的第三世界會議。據相關報道，公司在會議上還公布了以下技術：

TSMC NanoFlex 納米片晶體管創新：臺積電即將推出的 N2 技術將與 TSMC NanoFlex 一起推出，這是該公司在設計技術協同優化方面的下一個突破。TSMC NanoFlex 為設計人員提供了 N2 標準單元（芯片設計的基本構建模塊）的靈活性，短單元（short cells）強調小面積和更高的功率效率，而高單元(tall cells)則最大限度地提高性能。客戶能夠在同一設計模塊中優化短單元和高單元的組合，調整其設計以實現其應用的最佳功耗、性能和面積權衡。

N4C 技術：臺積電宣布推出 N4C，將臺積電的先進技術推向更廣泛的應用領域，它是 N4P 技術的延伸，可降低高達 8.5% 的芯片成本，且采用成本低，計劃于 2025 年量產。N4C 提供面積高效的基礎IP 和設計規則與廣泛采用的 N4P 完全兼容，通過減小芯片尺寸而提高產量，為價值層產品遷移到臺積電的下一個先進技術節點提供了經濟高效的選擇。

CoWoS 、SoIC 和晶圓系統 (TSMC-SoW)：臺積電的基板晶圓上芯片 (CoWoS ) 允許客戶封裝更多處理器內核和高帶寬內存，成為人工智能革命的關鍵推動者(HBM) 并排堆疊在一個中介層上。與此同時，我們的集成芯片系統 (SoIC) 已成為 3D 芯片堆疊的領先解決方案，客戶越來越多地將 CoWoS 與 SoIC 和其他組件搭配使用，以實現最終的系統級封裝 (SiP) 集成。

借助晶圓系統，臺積電提供了一種革命性的新選項，可在 300 毫米晶圓上實現大量芯片，提供更強的計算能力，同時占用更少的數據中心空間，并將每瓦性能提高幾個數量級。臺積電的首款 SoW 產品是一種基于集成扇出 (InFO) 技術的純邏輯晶圓，現已投入生產。利用 CoWoS 技術的晶圓上芯片版本計劃于 2027 年準備就緒，能夠集成 SoIC、HBM 和其他組件，以創建強大的晶圓級系統，其計算能力可與數據中心服務器機架甚至整個服務器相媲美。服務器。

硅光子集成：臺積電正在開發緊湊型通用光子引擎（COUPE）技術，以支持人工智能熱潮帶來的數據傳輸爆炸式增長。COUPE 使用 SoIC-X 芯片堆疊技術將電氣芯片堆疊在光子芯片之上，從而在芯片間接口處提供最低的阻抗，并且比傳統的堆疊方法具有更高的能效。臺積電計劃在 2025 年使 COUPE 獲得小型可插拔產品的資格，然后在 2026 年作為共封裝光學器件 (CPO) 集成到 CoWoS 封裝中，將光學連接直接引入封裝中。

汽車先進封裝：在2023年推出N3AE“Auto Early”工藝后，臺積電通過將先進硅與先進封裝相集成，繼續滿足汽車客戶對更強計算能力的需求，滿足高速公路的安全和質量要求。臺積電正在開發適用于高級駕駛輔助系統 (ADAS)、車輛控制和車輛中央計算機等應用的 InFO-oS 和 CoWoS-R 解決方案，目標是在 2025 年第四季度之前獲得 AEC-Q100 2 級資格。