近日，韓國芯片巨頭三星宣稱要積極布局背面供電網絡（BSPDN）技術，并宣布將此導入邏輯芯片的開發藍圖。

同時，三星還提出要將BSPDN技術用于2nm芯片。采用該技術后，可使芯片面積縮小14.8％，布線長度減少9.2％！

據悉，三星將會在日本VLSI研討會上公布BSPDN研究結果。

背面供電技術，延續摩爾定律得靠它？

眾所周知，光刻機是延續摩爾定律的重要工具。以EUV光刻機為例，它是7nm時代的重大技術變革，可以讓芯片突破7nm、5nm。

但隨著光刻機的演進，光刻機的更新速度正在減慢。背面供電網絡（BSPDN）技術的出現，就成為了在下一代光刻機出現之前延續摩爾定律的一大關鍵。

首先我們要知道，芯片的構造是由下而上，層層制造的。從最小的晶體管元件開始，然后建立越來越小的線路層用于連接晶體管與金屬層，這些線路被稱為信號互連線，當中還包括給晶體管供電的電源線。當芯片的裸片制造完成后，還需要把它翻轉并封裝起來。封裝主要是對裸片進行保護，并提供了與外部的接口，使其真正成為一個商用化的芯片。

隨著晶體管越來越小，密度越來越高，互連線和電源線共存的線路層變成了一個越來越混亂的網絡，堆棧層數也越來越多，可能需要穿過10－20層堆棧才能為下方的晶體管提供供電和數據信號。因此，世界頂級芯片巨頭們都在研究一種“將電源線遷移到芯片背面”的方法，這樣可以讓芯片正面只需要專注于與晶體管的信號互連。

根據比利時微電子研究中心的說法，采用背面供電技術是為了減緩邏輯芯片正面在后段制程面臨的壅塞問題，通過設計技術協同優化（DTCO），在標準單元實現更有效率的導線設計，協助縮小邏輯標準單元的尺寸。

一般而言，透過晶圓正面供電的方法雖能完成任務，卻會使功率密度下降、性能受損。三星透露稱，跟傳統方法相比，背面供電技術可將芯片面積減少14.8％，芯片能擁有更多空間去增加更多晶體管，提高整體性能；布線長度也會減少9.2％，有助降低電阻、使更多電流通過，從而降低功耗，改善功率傳輸狀況。

換言之，背面供電技術也可解釋成小芯片設計演變，原本將邏輯電路和存儲器模組整合的現有方案，改成正面具備邏輯運算功能，背面供電或信號傳遞。

那么，背面供電最大的優勢在哪？

一是這種技術通過將供電網絡與邏輯IC中的信號金屬化方案分離，減輕線路后端的布線擁塞并提供電源性能優勢；

二是這種技術能解決晶體管縮放中日益嚴重的電力輸送問題。

我們都知道，一直以來電氣工程中都存在電阻問題，電阻是材料抵抗電流強度的一種屬性。像銅這樣的材料的電阻從來都不是限制因素，但隨著銅線縮小，電阻開始呈指數級上升。如何降低電流受到的干擾，或者避開電阻的影響，是各大廠商深度鉆研的方向。

當晶體管尺寸不能變得更小時，向上堆疊或許是延續摩爾定律的新路徑。但連續的層會導致電壓降低，這會導致在電阻升高。因此，通過利用底部晶圓的背面進行功率傳輸和/或信號路由，可以獲得額外的性能提升。

但難點在于，半導體中的底層對于關鍵層（實際晶體管本身）的總體設計至關重要。在正面制作這些巨大的堆棧會帶來更大的問題，這就是BSPDN發揮作用的地方。

拆分信號層和電源層是一個技巧，可以比從幾何特征的物理角度縮小更多地縮放晶體管尺寸，所以研究者們正在重組半導體結構的內部，通過將電源信號和信號線移除為僅一條信號線將為更多晶體管騰出空間。也正是因為這一技術的難點所在，至今這一新的背面供電技術還沒有被代工廠量產采用。

英特爾早已入局？

值得注意的是，三星并非第一家要采用背面供電技術的芯片廠商。在本月初，英特爾也發文介紹了PowerVia背面供電技術，該技術可幫助實現降低功耗、提升效率和性能，滿足不斷增長的算力需求。此外，背面供電技術提高了設計的簡易性。

根據英特爾PowerVia背面供電技術的官方介紹：英特爾將在Intel 20A上首個采用PowerVia背面供電技術及RibbonFET全環繞柵極晶體管的節點，預計將于2024年上半年實現生產準備就緒，應用于未來量產的客戶端ARL平臺，目前正在晶圓廠啟動步進（First Stepping）。

接下來的Intel 18A也正在推進內部和外部測試芯片，有望在2024年下半年實現生產準備就緒。目前，Arm已經和英特爾代工服務簽署了涉及多代前沿系統芯片設計的協議，使芯片設計公司能夠利用Intel 18A開發低功耗計算系統級芯片（SoC）；英特爾也將采用Intel 18A為瑞典電信設備商愛立信打造定制化5G系統級芯片。

顯然，英特爾也看到了背面供電技術帶來的諸多好處。例如，電源線可能占據芯片正面空間的20％。因此，隨著這些電源線的消失，互連層可以“寬松”一些。并且，這種技術的好處還不限于制造領域。

據了解，英特爾團隊還特地制作了“Blue Sky Creek”測試芯片來證明這種方法，該芯片基于英特爾即將推出的PC處理器Meteor Lake中的能效核——證明背面供電技術解決了芯片“披薩式”設計造成的兩個問題。現在電源線和互連線可以分離開來并做得更粗，同時改善供電和信號傳輸。

對于普通計算機用戶來說，這意味著降低能效和提高速度。在降低功耗的情況下更快地完成工作，再次延續摩爾定律的承諾。

背面供電會成為芯片制造的新王牌嗎？

另有市場消息稱，臺積電如期2025年上線2nm制程，2025年下半年在新竹市寶山鄕量產，計劃2026年推出N2P制程，這個制程將采用BSPDN技術。

在臺積電2023年技術研討會上，其透露N2P的背面PDN將通過減少IR Drop和改善信號，將性能提高10％-12％，并將邏輯面積減少10％-15％。當然，現在這種優勢在具有密集供電網絡的高性能CPU和GPU中會更加明顯，因此將其移到后面對它們來說意義重大。

但關于如何實施背面PDN，臺積電并沒有過多的透露。但臺積電曾經介紹過3D IC封裝技術SoIC，這是他們實現背面PDN的一個很重要的前提準備。

不難發現，背面供電網絡技術已成為過去幾年在整個芯片制造行業悄然發展的技術概念。筆者預計，未來所有領先的芯片晶圓廠都將轉向該技術。