8月9日，據(jù)最新消息，華為新增多條專利信息，其中一條發(fā)明專利名稱為芯片堆疊結(jié)構(gòu)及其形成方法。
據(jù)悉，該專利涉及的技術(shù)領(lǐng)域?yàn)樾酒夹g(shù)領(lǐng)域，尤其涉及一種芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備，該技術(shù)將被用于簡化芯片堆疊結(jié)構(gòu)制備工藝。
據(jù)專利摘要，本申請實(shí)施例提供一種芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備，用于簡化芯片堆疊結(jié)構(gòu)制備工藝，涉及芯片技術(shù)領(lǐng)域。該芯片堆疊結(jié)構(gòu)包括：至少兩個堆疊設(shè)置的芯片，每個芯片包括布線層，布線層中設(shè)置有導(dǎo)電結(jié)構(gòu)；其中，至少兩個堆疊設(shè)置的芯片包括：堆疊設(shè)置的第一芯片和第二芯片，第一芯片和第二芯片之間通過鍵合層電連接；鍵合層包括第一區(qū)域、環(huán)繞第一區(qū)域的第二區(qū)域，以及除第一區(qū)域和第二區(qū)域以外的第三區(qū)域，鍵合層的第一區(qū)域在第一芯片中的布線層上的投影與第一芯片的布線層中的導(dǎo)電結(jié)構(gòu)至少部分重合；鍵合層的第一區(qū)域和第三區(qū)域中設(shè)置有金屬鍵合層。
此前有報(bào)道稱，由于美國禁令，華為無法采用美國芯片作為企業(yè)發(fā)展的基礎(chǔ)，因此華為開始注重自主研發(fā)芯片，尤其是在芯片堆疊和量子芯片相關(guān)技術(shù)上的研發(fā)上做出了不少的努力。
芯片堆疊技術(shù)是指將不同功能的芯片垂數(shù)組合在一起，使得整個芯片集成度更高，性能更優(yōu)越。不少網(wǎng)友表示，華為這一專利可以讓兩顆14nm芯片疊加起來，最終達(dá)到甚至超過7nm芯片的水準(zhǔn)。目前，這一說法尚未得到官方的證實(shí)。
不過，對于華為來說，芯片堆疊本身也是一個技術(shù)門檻較高的東西，要實(shí)現(xiàn)的困難不少，包括熱管理、電氣互聯(lián)、封裝和測試、制造技術(shù)等等，包括臺積電、AMD等廠商在芯片3D堆疊方面也花了很多時間和精力，以目前華為的技術(shù)實(shí)力和現(xiàn)實(shí)狀況，創(chuàng)造一個專利不難，但要很快實(shí)現(xiàn)則不太現(xiàn)實(shí)，這還需要和芯片制造廠商合作，共同攻克多個難題才行。
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