為了增加NAND Flash的密度和降低成本，包括三星、SK海力士、美光、鎧俠和中國的長江存儲都往縱向發展閃存，這就是所謂的3D NAND Flash的緣由。而在大家從32層，64層，再到128層和200層之后，SK海力士在昨日于美國舉辦的閃存峰會正式帶來了了公司的下一代的321層閃存產品。
據介紹，并SK海力士的新產品使用 TLC（3 bits/cell）格式提供 1 太比特容量，而這個層數更是超過了美光 232 層和三星 236 層之前設定的基準，而 Kioxia 和 WD 目前也只是擁有 218 層級別的技術。
換而言之，SK海力士是全球第一家跨進300層的NAND Flash供應商。
雖然SK海力士并沒有在會上透露更多其新產品的技術，但SK海力士方面表示：“憑借解決堆疊限制的又一次突破，公司將開啟300層以上的NAND時代，并引領市場。”
綜合該公司近來的發布以及其他友商的進展，NAND閃存離三星之前說的1000層目標又近了一步。
300+層，短期實現
在閃存峰會現場，SK海力士表示，公司的321層閃存將于2025年上半年進入量產。但關于該技術的細節他們并沒有透露太多。然而據猜測，SK海力士的321 層芯片有可能由兩個獨立的 260 層芯片（串堆疊：string stacking）組成，又或者是單個堆疊器件。鑒于 SK hynix 238 層芯片是兩個 119 層組件的組合，串堆疊技術似乎是相對合理的，但無論具體是哪一個，這帶來的制造挑戰是顯而易見的。
事實上，在今年年初舉辦的ISSCC 2023上，SK海力士就發表了一篇論文，談到了公司300+層芯片的技術特點。
SK海力士團隊在論文中寫道，NAND 閃存領域最重要的主題是持續的性能改進和每比特成本的降低。而為了降低每比特成本，則需要增加堆疊層數，同時減小堆疊層之間的間距。因此，有必要管理因堆疊間距減小而產生的不斷增加的 WL（字線）電阻。
為了實現這個目標，SK海力士在文章中提出了五種解決方案：
1
采用TPGM（triple verify program）技術以提高程序性能；
2
采用AUSP (adaptive unselected string pre-charge) 技術來減少干擾和編程時間 (tPROG)；
3
采用PDS (programmed dummy string ) 技術用于減少 WL 穩定時間；
4
采用APR（all-pass rising）技術來減少tR （the read time）；
5
在擦除期間使用PLRR（plane-level read retry）技術來提高QoS；
據SK海力士方面所說，采用TPGM 方案，能通過縮小cell閾值電壓 (VTH) 分布來減少 tPROG。SK海力士當前的DPGM（double-verify program）方案將cell分為三組，而TPGM將單元分為四組，因此能夠更好地管理其編程（寫入）性能。按照論文所說，這將讓程序時間（program time）減少了大約 10%；而AUSP 技術又將程序時間又縮短了 2%；PDS的方案則有助于減少影響字線穩定時間的電容負載；至于APR方案，更是可以將字線的響應時間縮短至新的電壓電平，并將讀取時間縮短 2%。
至于NAND Flash龍頭三星，據韓媒The Elec在今年年初的報道，三星將加速3D NAND堆疊進程，計劃在 2024 年量產的第九代的 V-NAND ——280 層 的3D NAND，到了2025-2026年，接著量產第十代的V-NAND，屆時其堆疊層數躍升至430層水平。報道進一步指出，三星方面甚至計劃跳過 300 層，直接轉向 430 層。
在三星的報道中，并沒有對300+層所用到的技術進行爆料。
但按照三星自己之前在一篇V-NAND技術回顧的文章中介紹，公司的V-NAND 解決方案自2013年發布以來，就憑借其革命性的垂直 3D 結構和突破性的性能，成為行業的標桿。
“3D NAND Flash就像高層公寓一樣，簡單地將更多層堆疊起來并不能解決一切問題。因為公寓不但要很高，還應該要堅固，并且隨著建筑物高度的增加，還應該可以通過安全高效的電梯輕松到達。此外，還必須考慮樓層之間的噪音水平，并且由于高度限制，因為建筑物的高度遠非無限。”
而作為業內唯一一家擁有單堆疊蝕刻技術的公司，三星能夠一次堆疊 100 多個層并通過超過 10 億個孔互連。憑借超小單元尺寸和公司專有的單堆棧蝕刻技術，三星在提供由數百個單元層制成的 V-NAND 解決方案方面處于無與倫比的地位。
另一對閃存巨頭鎧俠和西部數據也在2023年的VLSI大會上透露了300 多層 3D NAND 的詳細信息。
正如讀者所了解，提高3D NAND芯片性能的方法之一是增加平面（Plane）數量并增強其內部并行度（internal parallelism。Kioxia在其發布的論文中也披露一個八平面 的1Tb 3D TLC NAND 器件，具有超過 210 個有源層和 3.2 GT/s 接口。該芯片與 Kioxia/Western Digital 的 218 層 1Tb 3D TLC NAND 器件非常相似。
論文顯示，Kioxia 的 1Tb 3D TLC NAND 器件通過將 X 方向的數據查詢區域（data query area）減少至 41%，實現了 3.2 GT/s 的接口速度，從而實現了內存和主機之間更快的數據傳輸。然而，這種新設計可能會導致布線擁塞，而Kioxia 通過引入混合行地址解碼器 (X-DEC) 緩解了這種情況，有助于有效管理增加的布線密度，最大限度地減少擁塞可能導致的讀取延遲的降低。
此外，Kioxia 還實施了一種單脈沖雙選通技術，允許在單個脈沖內感測兩個存儲單元，從而將總體感測時間縮短 18%，并將程序吞吐量提高至 205 MB/s。該器件采用新穎的八平面架構、一脈沖二選通方法和 3.2 GT/s I/O，可實現 40 μs 的讀取延遲和 205 MB/s 的編程吞吐量。
除了研究八平面 3D NAND IC 器件結構外，Kioxia 和西部數據還合作開發具有 300 多個有源字層的 3D NAND 器件，這將增加垂直溝道長度并提高溝道的晶體質量。
為了實現這一目標，這些公司計劃采用MILC (Metal Induced Lateral Crystallization) 技術，通過利用 MILC，開發人員能夠在垂直內存孔內創建單晶 14 微米長的“類似通心粉”的硅 (Si) 溝道。
美國廠商美光最近幾年在NAND Flash似乎也正在愈戰愈勇，據公司在去年的投資者日上介紹，美光在300+層NAND Flash也有了不少的布局。
和其他大多數NAND從業者在閃存設計上都采用了Charge Trap技術不一樣，美光科技在其第四代 3D NAND 之前一直使用Floating Gate，但自2019 年以來，公司就采用了Charge Trap和 128 層技術。
美光表示，公司的重點是 QLC（4 bits/cell）NAND，但沒有提及通過PLC（五級單元）將單元位數增加到 5 個，西部數據正在研究 PLC，Soldigm 正在開發 PLC。由此可見，雖然美光公司的角色較為謹慎，并不是因為他認為 PLC NAND 不可行而拒絕它。
在300層、400層，甚至500層已經成為了定局以后，廠商給NAND Flash定了一個更激進的目標。
1000+層，長期目標
據媒體報道，三星在技術大會上的最大披露之一，就是公司正在按照2030年開發1000層V-NAND的目標逐步推進。
雖然有人認為這個目標有點激進，但Imec 存儲內存項目總監 Maarten Rosmeulen 在接受媒體采訪時表示：“相對 NAND 閃存的歷史趨勢線而言，這一速度已經放緩。”“如果你看看其他公司，比如美光或西部數據，他們在公開聲明中提出的內容，你會發現他們的速度甚至比這還要慢。不同制造商之間也存在一些差異——看起來他們正在延長路線圖，讓它放慢速度。我們相信這是因為維持這個其運轉需要非常高的投資。”Maarten Rosmeulen 接著說。
Rosmeulen進一步指出，按照這樣的速度堆疊下去，從業者幾乎沒有空間進行 XY 收縮并縮小存儲空洞。這很難做到。也許他們會在這里或那里擠壓百分之幾，將孔放得更近，孔之間的縫隙更少等等。但這并不是最大的收益所在。因為如果你能繼續堆疊更多的層，密度就能以目前的速度顯著提高。
但這將帶來蝕刻方面的問題，因為為了堆疊得更高，你必須蝕刻具有非常高深寬比的非常深的孔。按照Lam Research在其文章中介紹，如上圖所示，3D NAND 架構需要支持 HAR 和復雜結構的高級功能）。涉及的關鍵工藝包括多層堆疊沉積、HAR 溝道蝕刻、字線金屬化、階梯蝕刻、HAR 狹縫蝕刻和階梯接觸形成等。而為了降低NAND Flash的成品，在此過程中，除了要保持其良率，還要保證其速度。因為如果NAND Flash的工藝流程還是遵循以前的方案以沉積和蝕刻為主，且這些工藝步驟沒有提高成本效率，那么添加更多層就不再能夠有效地降低成本。值得一提的是，存儲芯片層數的增加，還可能會導致其與這些存儲器接口的控制器的設計驗證問題變得極其復雜。
Lam Research在相關文章中則表示，對于3D NAND Flash而言，關鍵是兩個步驟——沉積和刻蝕。在沉積方面，隨著層數的增加，首先要解決的關鍵問題就是沉積氮化物層的均勻性，以實現三級單元和四級單元所需的窄閾值電壓分布；同時，在向堆棧中添加更多層時，應力和缺陷控制變得更具挑戰性；對于字符串堆疊，則需要解決隨著而來的晶圓形狀要求，以處理高晶圓彎曲和增加的deck-to-deck重疊要求。
繼沉積之后，就碰到了3D NAND Flash最困難的部分——高深寬比(HAR) 蝕刻。為此，蝕刻工具必須從器件堆疊的頂部到底部基板鉆出微小的圓形孔或通道。這些溝道使cell能夠在垂直堆疊中相互連接。為了實現更高層數的堆疊壯舉，必須首先將一種稱為硬掩模的薄碳基材料沉積在堆棧上，這樣可在蝕刻過程中穩定堆疊。隨著層數的增加，您需要更厚的硬掩模來減少應力，這可能會減慢蝕刻速率。然后，您可能需要更強的硬掩模（例如純金剛石材料），但這尚不可行。因此，供應商必須找到方法來增強當今的碳基硬掩模。
其實，在制造過程中還會有很多問題，于是廠商正在為了實現1000層的目標，正在傾囊而出。
例如蝕刻工具制造商 Tokyo Electron 在2023年的VLSI大會上就發布了一篇文章，詳細介紹一種為 400 層 3D NAND 快速鉆出 10 微米 (10 μm) 以上垂直通道的方法，且無需過多的能源消耗或使用有毒物質。
據 Tokyo Electron 稱，其高深寬比 (HAR) 電介質蝕刻技術采用低溫晶圓臺和新的氣體化學物質，可在短短 33 分鐘內創建出具有“出色”蝕刻輪廓的 10 微米高通道，蝕刻率高達 84%減少碳足跡。
寫在最后
其實對于閃存來說，一直加層數的目的，就是為了擴展每晶圓的NAND 容量和降低成本。semianalysis的分析師在其文章中表示，NAND 擴展有4條途徑，分別是：
1
邏輯縮放——每個單元存儲的位數。這需要每個單元存儲 2^n 個電壓電平；
2
垂直縮放——垂直堆疊的 NAND 單元數量；
3
橫向縮放——可以適合 2D 向量的單元的大小/數量；
4
架構擴展——增加密度并減少單元/外圍設備開銷的各種技術；
但是，正如上面所說，這些方案中，只有垂直縮放才是最行之有效的，這也是廠商一直專注于提高層數的原因。但是，現在imec正在提出一種新架構，以繼續降低nand的成本。
imec在文章中說道，為了克服垂直堆疊的挑戰，業界正在引入一些補充工藝“技巧”，以最終獲得1,000 層。其中包括將層數分成兩層（或更多層）、進一步增加每個單元的位數、提高陣列效率以及減小 GAA 單元 xy 間距。
此外，還有一種趨勢是優化不同晶圓上的外圍電路，并使用晶圓間鍵合技術將其連接到存儲器陣列。然而，這些創新不足以控制不斷增長的加工成本，因此，還需要額外追求z 節距縮放。Z 節距縮放涉及減小層堆疊中涉及的所有材料的高度，包括字線金屬和氧化物。
在imec的介紹中，在將GAA引入到3D NAND之后，能夠讓存儲單元充分發揮潛力。因為柵極堆疊完全環繞溝道，這種圓柱形幾何形狀在隧道氧化物中產生增強的場效應，這就使得更大的載流子注入到捕獲層中，從而增強了編程/擦除窗口。
但到 2030 年，當 GAA NAND 閃存規模達到飽和后，imec 預計將引入一種新的架構來連接電荷陷阱單元：溝槽單元架構。通過這種架構，3D NAND 擺脫了圓形 GAA 存儲單元幾何形狀。相反，這些單元是在溝槽的側壁上實現的——類似于側面傾斜的平面配置——兩個晶體管位于溝槽的相對壁上。
“這種下一代 NAND 閃存單元架構不僅將提供所需的位存儲密度飛躍，而且還將提供所需的存儲密度。人們還認為這可以降低成本。然而，就像在 2D 平面配置中一樣，柵極不再完全包裹在通道周圍。因此，存儲器制造商擔心編程/擦除窗口不足。”imec方面強調。
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