| 行業 | 職位 | ||
| 招聘部門 | 招聘人數 | 1人 | |
| 工作地區 | 北京 | 工作性質 | |
| 性別要求 | 婚姻要求 | ||
| 學歷要求 | 工作經驗 | 5年以上 | |
| 招聘人數 | 28歲以上 | 待遇水平 | 面議 |
| 更新日期 | 2011-10-09 | 有效期至 | 2011-10-28[已過期] |
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人才招聘 資深IC前端設計工程師
發布時間:2011-09-28 瀏覽次數:193 返回列表
職位描述 Job Responsibilities: Independently specify,design,implement, verify hardware re-usable HDL modules optimized for structured ASIC or FPGA device architectures. Requirements: -M.S. with at least 2 years of experience,or B.S.with 4 years' experience in processor, memory controller,PCI,or networking equipment design; -Solid design experience with Verilog and/or VHDL, logic synthesis, simulation and verification tools; -Familiar with Front-end Flow,logic synthesis using Synopsys'Design Compiler, timing check with PrimeTime,test bench development and verification and design-for-test scan insertion; -Have a track record of successful achievement in complex design projects; -Good programming skills in -Good documentation and communication skill, in both Chinese and English. Preferences: -System level experience with FPGA architectures,microprocessors, memory controllers,DSP,networking, storage,and communications. -Skillful in C,C++,shell 獨立地對ASIC 或 FPGA的優化硬件可重用HDL模型進行描述,設計,執行,并驗證 職位要求: -碩士學歷2年以上工作經驗;或者本科學歷,有4年以上在處理器,內存控制其,PCI,或網絡相關芯片設計等方面工作經驗 -Verilog,VHDL設計經驗豐富,熟練使用邏輯綜合,仿真和驗證工具 -熟悉前端設計流程,熟練使用Synopsys' Design Compiler, PrimeTime -有很強的腳本語言編程能力,如TCL,perl -優秀的中英文交流及文檔書寫能力 -熟悉FPGA者優先 聯系方式
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