北京時代民芯科技有限公司

行業(yè)		職位
招聘部門		招聘人數(shù)	1人
工作地區(qū)	北京	工作性質(zhì)
性別要求		婚姻要求
學(xué)歷要求		工作經(jīng)驗	5年以上
招聘人數(shù)	28歲以上	待遇水平	面議
更新日期	2011-10-09	有效期至	2011-10-28[已過期]

Job Responsibilities: 

Independently specify,design,implement, verify hardware re-usable HDL modules optimized for structured ASIC or FPGA device architectures.

 Requirements: 

-M.S. with at least 2 years of experience,or B.S.with 4 years' experience in processor, memory controller,PCI,or networking equipment design;
-Solid design experience with Verilog and/or VHDL, logic synthesis, simulation and verification tools;
-Familiar with Front-end Flow,logic synthesis using Synopsys'Design Compiler, timing check with PrimeTime,test bench development and verification and design-for-test scan insertion;
-Have a track record of successful achievement in complex design projects;
-Good programming skills in script_ language, such as tcl, perl.
-Good documentation and communication skill, in both Chinese and English.

 Preferences: 

-System level experience with FPGA architectures,microprocessors, memory controllers,DSP,networking, storage,and communications. 
-Skillful in C,C++,shell script_s,Python,and/or Perl.  職位職責(zé)： 

獨立地對ASIC 或 FPGA的優(yōu)化硬件可重用HDL模型進(jìn)行描述，設(shè)計，執(zhí)行，并驗證

 職位要求： 

-碩士學(xué)歷2年以上工作經(jīng)驗；或者本科學(xué)歷，有4年以上在處理器，內(nèi)存控制其，PCI，或網(wǎng)絡(luò)相關(guān)芯片設(shè)計等方面工作經(jīng)驗
-Verilog，VHDL設(shè)計經(jīng)驗豐富，熟練使用邏輯綜合，仿真和驗證工具
-熟悉前端設(shè)計流程，熟練使用Synopsys' Design Compiler, PrimeTime
-有很強(qiáng)的腳本語言編程能力，如TCL,perl
-優(yōu)秀的中英文交流及文檔書寫能力
-熟悉FPGA者優(yōu)先