萊迪思半導體公司（Lattice）今天宣布推出PAC- Designer混合信號設計軟件6.1版本，更新支持萊迪思的Platform Manager、Power ManagerII和ispClock 器件。現在用Platform Manager器件進行設計的用戶將能夠訪問今天宣布的Lattice Diamond 1.3軟件設計環境。PAC－Designer 6.1和Diamond 1.3設計軟件工具的整合將使Platform Manager產品成為實現更先進的數字設計的選擇。一個自動化的模擬環境是設計軟件整合的主要優勢，而以前Platform Manager設計人員沒有這樣的環境。
萊迪思器件和解決方案的營銷總監Shakeel Peera說道，“有了PAC－Designer 6.1和Lattice Diamond 1.3軟件的整合，我們的用戶將能夠以更高的效率設計和模擬Platform Manager器件，同時仍然能夠方便地使用廣泛認可的PAC-Designer軟件。”
新的自動模擬功能
無論是通過Platform Manager的內部CPLD控制測試關鍵的模擬I/O引腳的功能，或是在Platform Manager的FPGA控制部分內，檢查用Verilog或VHDL編寫的增強數字控制功能的整合，PAC-Designer 6.1軟件無縫地與Diamond 1.3設計工具相集成，以編譯整個設計，構建必要的激勵模板文件，然后在Aldec公司的Active-HDL模擬器內自動生成初始時序波形。在PAC-Designer 6.1軟件中對先前復雜的手工設計流程進行了優化和自動化處理，生成所有必要的設計文件，只需點擊鼠標就能提供初始時序流程圖。
無論是通過Platform Manager的內部CPLD控制測試關鍵的模擬I/O引腳的功能，或是在Platform Manager的FPGA控制部分內，檢查用Verilog或VHDL編寫的增強數字控制功能的整合，PAC-Designer 6.1軟件無縫地與Diamond 1.3設計工具相集成，以編譯整個設計，構建必要的激勵模板文件，然后在Aldec公司的Active-HDL模擬器內自動生成初始時序波形。在PAC-Designer 6.1軟件中對先前復雜的手工設計流程進行了優化和自動化處理，生成所有必要的設計文件，只需點擊鼠標就能提供初始時序流程圖。
全面的模擬和數字設計支持
PAC-Designer 6.1軟件為模擬工程師提供了一個基于GUI的設計方法，它使用直觀的對話框配置Platform Manager的模擬部分；LogiBuilder設計方法將電源管理功能集成至芯片中的CPLD；LogiBuilder或Lattice Diamond Verilog/VHDL設計方法集成數字電路板的管理功能至Platform Manager器件的FPGA部分。
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